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MemSilicon termine le tape-out de MountTai 2026, une puce RRAM de 1 Gbit en 1T4R

Le 12 octobre 2026, le chinois MemSilicon (铭芯启睿) a annoncé la fin du tape-out de MountTai 2026, une puce RRAM. Sa capacité est de 1 Gbit, soit 128 Mo. Elle repose sur une architecture 1T4R : un transistor dessert quatre cellules résistives. L'entreprise affirme qu'il s'agit de la première puce au monde offrant une telle densité et une telle capacité sur la voie 1TnR. Elle y voit un passage des travaux de laboratoire aux produits commerciaux de classe Gbit. • Puce : MountTai 2026, 1 Gbit, 1T4R. • Stade : tape-out, pas de production en série. • Aucune donnée pour l'instant sur l'endurance, le procédé de fabrication ni la consommation.

Traité par IA depuis Jiqizhixin (机器之心) ; édité par Hamidun News
MemSilicon termine le tape-out de MountTai 2026, une puce RRAM de 1 Gbit en 1T4R
Source : Jiqizhixin (机器之心). Collage: Hamidun News.
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PuceMountTai 2026, 1 Gbit, 1T4R.
Stadetape-out, pas de production en série.
Chiffre clé #3Aucune donnée pour l'instant sur l'endurance, le procédé de fabrication ni la consommation.

Le 12 octobre 2026, le chinois MemSilicon (铭芯启睿) a annoncé la fin du tape-out de la première génération de sa puce RRAM MountTai 2026. Sa capacité est de 1 Gbit, soit 128 Mo, et son architecture 1T4R prévoit qu'un seul transistor dessert quatre cellules résistives. L'entreprise affirme qu'il s'agit de la première puce au monde offrant une telle densité et une telle capacité sur la voie technologique 1TnR. Cette affirmation émane de MemSilicon elle-même : il n'existe pour l'instant aucune mesure indépendante.

Pourquoi la RRAM partage un transistor entre plusieurs cellules

La RRAM (mémoire résistive à accès aléatoire) stocke un bit dans la résistance d'un film mince : une résistance élevée correspond à un état, une résistance basse à l'autre. Cette mémoire est non volatile, c'est-à-dire que les données persistent hors tension. Dans le schéma classique 1T1R, chaque cellule dispose de son propre transistor de sélection. Le problème : ce transistor occupe souvent plus de surface que la cellule elle-même, et c'est lui qui limite la densité.

L'approche 1TnR partage un transistor entre plusieurs cellules. Dans la variante 1T4R, un sélecteur dessert quatre cellules, et davantage de bits tiennent sur la même surface. Le prix à payer est une complexité d'ingénierie accrue. Il faut supprimer les courants de fuite et les interférences entre cellules voisines, régler avec soin les tensions d'écriture et de lecture, et composer avec la dispersion des résistances, déjà marquée en RRAM. Le passage des matrices de laboratoire à la classe Gbit passe donc pour une barrière à part entière, et non pour une simple montée en échelle.

Ce que l'on sait de la puce

La partie accessible de l'annonce ne publie que les paramètres de base :

  • développeur : MemSilicon (铭芯启睿) ;
  • nom : MountTai 2026 (« 泰山一号 ») ;
  • date de l'annonce : 12 octobre 2026 ;
  • architecture : 1T4R, voie technologique 1TnR ;
  • capacité : 1 Gbit (≈128 Mo) ;
  • stade : tape-out, c'est-à-dire que le projet a été transmis à la fabrication ;
  • positionnement : passage de la recherche amont aux produits de classe Gbit.

Il est trop tôt pour parler de produit fini. Le tape-out signifie que la conception est terminée et que le layout a été envoyé à la fonderie. Il reste à obtenir du silicium fonctionnel, à le tester et à améliorer le rendement de fabrication. L'annonce ne mentionne ni le procédé de fabrication, ni le nom de la fonderie, ni les vitesses d'écriture et de lecture, ni le nombre de cycles de réécriture, ni la durée de rétention des données, ni la consommation. Ce sont ces chiffres qui diront ce que MountTai sera en pratique : un échantillon expérimental ou la base de produits commerciaux.

Pourquoi c'est intéressant pour l'IA

En inférence, le goulot d'étranglement est le déplacement des données, pas l'arithmétique. Accéder à une mémoire externe coûte nettement plus d'énergie que l'opération sur le nombre lui-même. L'industrie cherche donc une mémoire non volatile dense, placée à côté du calcul ou en son sein : stockage des poids sur la puce et calcul en mémoire.

Pour situer l'échelle : 128 Mo en quantification 4 bits représentent environ 256 millions de paramètres. C'est peu pour les grands LLM, mais l'ordre de grandeur devient intéressant pour des modèles compacts embarqués (reconnaissance vocale, vision, petits assistants). Par ailleurs, les puces peuvent être associées entre elles, et la mémoire conserve les poids hors tension, ce qui compte pour les appareils qui se mettent souvent en veille.

Ce qu'il faut surveiller ensuite

Pour les développeurs d'IA embarquée (edge) et les équipes matérielles, les prochains mois sont une période d'observation, pas de planification. Les données issues du silicium de retour de fonderie seront décisives :

  • endurance en réécriture et rétention des données à température élevée ;
  • taux d'erreurs binaires et dispersion des caractéristiques entre cellules ;
  • latence de lecture et énergie par bit ;
  • procédé de fabrication, compatibilité avec la logique et volumes disponibles.

Si les chiffres se confirment, la voie 1TnR aura un argument face aux autres types de mémoire embarquée. Sinon, ce sera un résultat de plus dans la série des démonstrations de laboratoire. Tant que les mesures ne sont pas publiées, MountTai 2026 reste l'annonce d'un jalon technologique que seul son fabricant atteste pour l'instant.

❓ Questions clés sur cet article

Pourquoi la RRAM partage un transistor entre plusieurs cellules?

La RRAM (mémoire résistive à accès aléatoire) stocke un bit dans la résistance d'un film mince : une résistance élevée correspond à un état, une résistance basse à l'autre. Cette mémoire est non volatile, c'est-à-dire que les données persistent hors tension. Dans le schéma classique 1T1R, chaque cellule dispose de son propre transistor de sélection. Le problème : ce transistor occupe souvent plus de surface que la cellule elle-même, et c'est lui qui limite la densité. L'approche 1TnR partage un transistor entre plusieurs cellules. Dans la variante 1T4R, un sélecteur dessert

Que sait-on sur Ce que l'on sait de la puce ?

La partie accessible de l'annonce ne publie que les paramètres de base : développeur : MemSilicon (铭芯启睿) ; nom : MountTai 2026 (« 泰山一号 ») ; date de l'annonce : 12 octobre 2026 ; architecture : 1T4R, voie technologique 1TnR ; capacité : 1 Gbit (≈128 Mo) ; stade : tape-out, c'est-à-dire que le projet a été transmis à la fabrication ; positionnement : passage de la recherche amont aux produits de classe Gbit. Il est trop tôt pour parler de produit fini. Le tape-out signifie que la conception est terminée et que le layout a été envoyé à la fonderie. Il reste à obtenir du silici

Pourquoi c'est intéressant pour l'IA?

En inférence, le goulot d'étranglement est le déplacement des données, pas l'arithmétique. Accéder à une mémoire externe coûte nettement plus d'énergie que l'opération sur le nombre lui-même. L'industrie cherche donc une mémoire non volatile dense, placée à côté du calcul ou en son sein : stockage des poids sur la puce et calcul en mémoire. Pour situer l'échelle : 128 Mo en quantification 4 bits représentent environ 256 millions de paramètres. C'est peu pour les grands LLM, mais l'ordre de grandeur devient intéressant pour des modèles compacts embarqués (reconnaissance voca

ZK
Zhemal Khamidun — CPO d'Alpina Digital, product manager d'AlpinaGPT. Conçoit des produits IA depuis 2019. Hamidun News est un projet personnel devenu un agrégateur en production avec plus de 6 000 lecteurs.
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