Serveurs 2027 : Rubin Ultra, MI500 et interconnexions ouvertes font voler en éclats les monopoles

2027 consacre une refonte radicale de l'industrie des serveurs. Ce ne sont pas seulement de nouvelles puces qui apparaissent : c'est l'architecture même de la baie, de la mémoire, des interconnexions et de l'alimentation qui change. Les trois grands acteurs — NVIDIA, AMD et Intel — abordent cette année avec des stratégies radicalement différentes : l'un double à la fois la puissance et la consommation, le second attaque sur deux fronts, l'IA et le HPC, le troisième perce grâce à son propre procédé de fabrication. En parallèle, des standards ouverts et de nouvelles technologies mémoire commencent à fragiliser les monopoles en place.

NVIDIA

Rubin Ultra : de l'accélérateur à la baie-supercalculateur

Au second semestre 2027, NVIDIA lancera le Rubin Ultra dans sa configuration Kyber NVL576 — qui devient de fait un supercalculateur logé dans une seule armoire. Les chiffres sont impressionnants :

• 144 accélérateurs par baie, chacun composé de quatre puces Rubin Ultra • 100 PFLOPS en FP4 par module (puissance de calcul au format FP4) • Jusqu'à 1 To de mémoire HBM4e par baie • NVLink 6 : 3,6 To/s de bande passante GPU-à-GPU par accélérateur, soit 260 To/s pour l'ensemble de la baie • Consommation énergétique : environ 600 kW — à titre de comparaison, une baie Hopper ne nécessitait que 40 kW

Ce bond dans la consommation oblige les datacenters à repenser entièrement leur alimentation électrique, leur refroidissement et jusqu'à l'architecture de leurs salles. NVIDIA confirme ainsi le concept « The Rack Is the New GPU » : la baie devient désormais l'unité de calcul, et non plus un simple contenant pour accélérateurs individuels.

AMD : un facteur mille et deux processeurs pour deux missions

AMD avance sur plusieurs fronts à la fois. Le coup principal, c'est l'Instinct MI500, le fleuron attendu de l'entreprise en 2027, bâti sur l'architecture CDNA 6, fabriqué en 2 nm chez TSMC et doté de mémoire HBM4e. AMD annonce un gain de performance IA d'un facteur 1000 par rapport au MI300X de 2023 (en tokens par seconde, cela couvre trois générations en quatre ans). En parallèle sort le MI430X, un accélérateur doté de FP64 natif, destiné aux simulations HPC et aux laboratoires nationaux.

Pour alimenter ces accélérateurs, AMD déploie sa gamme de processeurs serveur EPYC Venice, dont le déploiement s'achève au second semestre 2027 :

• Venice-X (SP7) : 96 cœurs, 1152 Mo de cache L3 avec 3D V-Cache, boost jusqu'à 5,15 GHz — destiné aux simulations HPC et aux bases de données en mémoire • Verano (SB1) : 72 cœurs, mémoire LPDDR5X sur 24 canaux, jusqu'à 5 GHz — CPU hôte pour les baies denses en GPU, sa mission principale étant d'alimenter en continu les accélérateurs sans latence

Ensemble, ces processeurs forment le socle de la baie Helios 500, équipée d'accélérateurs MI500 reliés par des commutateurs UALink. Selon les estimations préliminaires, la configuration complète MegaPod UAL256 occupera trois baies : 256 GPU et 64 CPU Verano.

Intel Diamond Rapids : le retour avec un procédé maison

Intel a annoncé Diamond Rapids (Xeon 7), fabriqué sur le procédé 18A-P, avec une sortie prévue au second semestre 2027. Point clé de l'affaire : ce processeur est produit chez Intel Foundry, et non chez TSMC. Un choix stratégique, alors même que les concurrents se partagent les capacités limitées du 2 nm.

Caractéristiques du Diamond Rapids :

• Mémoire DDR5 sur 16 canaux • Prise en charge du PCIe Generation 6 • Jusqu'à plus de 256 cœurs

Intel arrive sur un marché déjà occupé par la plateforme Venice en place et les futurs Venice-X/Verano — la concurrence sera rude.

L'infrastructure se réinvente : PCIe 6.0, CXL, UALink et optique

La HBM4e devient la mémoire standard de tous les produits phares de 2027. Bande passante jusqu'à 3,6 To/s, débit par broche de 16 Gbit/s. Samsung livre déjà des échantillons d'ingénierie, SK hynix vise une production de masse au second semestre 2027, et Micron propose une personnalisation de la puce logique selon le client. NVIDIA utilise la HBM4e dans le Rubin Ultra, AMD dans le MI500. La pénurie restera un problème jusqu'en 2027-2028, mais les capacités de production des trois fournisseurs sont déjà contractualisées.

Le PCIe 6.0 passe du statut d'exotisme à celui de standard. L'EPYC Venice d'AMD intègre 128 voies PCIe 6.0 (64 GT/s), doublant la bande passante entre CPU et GPU. Le Diamond Rapids d'Intel suit la même voie. Sans PCIe 6.0, il est tout simplement impossible d'alimenter cette nouvelle génération de GPU à pleine vitesse. Côté grand public, ce standard n'apparaîtra pas avant 2030 — il reste pour l'instant entièrement réservé aux serveurs.

Le CXL 3.0/3.1 (Memory-as-a-Service) connaît son véritable démarrage commercial, avec un écosystème logiciel réel qui se construit sur la base du PCIe 6.0. La technologie offre 64 GT/s avec un pooling mémoire cohérent en cache entre CPU, GPU et périphériques externes. Dès aujourd'hui, Penguin Solutions a lancé le premier serveur CXL de série dédié au cache KV, avec une capacité de 11 To, enregistrant un gain d'utilisation GPU de 75 % et un doublement du débit d'inférence. Selon les prévisions, le marché du CXL devrait croître d'un facteur 1000 en valeur d'ici 2028.

L'UALink 1.0 est un standard ouvert d'interconnexion GPU porté par un consortium de géants de l'IT, capable de relier jusqu'à 1024 accélérateurs au sein d'un même pod (contre 576 pour le NVLink). Les premiers équipements concrets arriveront fin 2026, les déploiements massifs suivront en 2027. L'enjeu majeur : pour la première fois, les fournisseurs cloud pourront mélanger des GPU de différents fabricants dans un même cluster sans perte de bande passante. C'est la première menace sérieuse pesant sur le monopole de NVIDIA en matière d'interconnexion scale-up.

Les Co-Packaged Optics (CPO) placent le moteur optique directement sur le substrat, à côté de la puce de commutation, supprimant ainsi le tronçon de cuivre intermédiaire. À des débits de 800 Gbit/s et plus, cela fait chuter la consommation par port de 15-16 W à seulement 6 W. TSMC lance la production de CPO au second semestre 2026. NVIDIA fait migrer ses commutateurs Spectrum-X et Quantum-X vers le CPO. Selon les prévisions de LightCounting, le CPO devrait représenter environ 30 % de l'ensemble des ports 800 Gbit/s et 1,6 Tbit/s d'ici 2027.

Ce que cela signifie

2027 apporte véritablement de grands changements à l'industrie des serveurs. Le PCIe 6.0 et le CXL 3.0 redessinent l'architecture mémoire et entrées/sorties, le CPO fait basculer les interconnexions réseau vers l'optique, l'UALink ouvre une brèche dans le monopole du NVLink sur le passage à l'échelle des clusters, et la HBM4e inaugure une nouvelle classe de bande passante pour les GPU. Les datacenters qui planifient leur infrastructure dès aujourd'hui doivent poser les bases de ce basculement — sous peine de devoir, en 2027-2028, affronter une refonte complète et coûteuse de leur architecture.